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books/developers-handbook/dma chapter.sgml
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Korrekturen am Kapitel 9.
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1.5 +24 -24 de-docproj/books/developers-handbook/dma/chapter.sgml
Index: chapter.sgml
===================================================================
RCS file: /home/cvs/de-docproj/books/developers-handbook/dma/chapter.sgml,v
retrieving revision 1.4
retrieving revision 1.5
diff -u -I$FreeBSDde.*$ -r1.4 -r1.5
--- chapter.sgml 8 Aug 2007 18:35:48 -0000 1.4
+++ chapter.sgml 20 Aug 2007 23:41:46 -0000 1.5
@@ -13,11 +13,11 @@
<title>DMA: Was es ist und wie es arbeitet</title>
<para><emphasis>Copyright © 1995,1997 &a.uhclem;, Alle Rechte
- vorbehalten.10. Dezember 1996. Letztes Update Oktober
+ vorbehalten. 10. Dezember 1996. Letztes Update Oktober
1997.</emphasis></para>
<para>Direct Memory Access (DMA) ist eine Methode, die es
- erlaubt, Daten von einer Stelle in einem Rechnern an eine andere
+ erlaubt, Daten von einer Stelle in einem Rechner an eine andere
zu transferieren ohne Eingreifen des Prozessors (CPU).</para>
<para>Die Art und Weise, in der die DMA-Funktion implementiert
@@ -29,7 +29,7 @@
<para>Das DMA-Subsystem basiert auf dem &intel; 8237
DMA-Controller. Der 8237 enthält vier DMA-Kanäle,
welche unabhängig voneinander programmiert werden
- können und jeder dieser Kanäle kann zu einem
+ können, und jeder dieser Kanäle kann zu einem
beliebigen Zeitpunkt aktiv sein. Diese Kanäle sind mit 0,
1, 2 und 3 nummeriert. Beginnend mit dem PC/AT fügte IBM
einen zweiten 8237-Chip hinzu und nummerierte dessen Kanäle
@@ -88,7 +88,7 @@
einfügt, um den DMA-Controller zu alarmieren.</para>
<para>Der DMA-Controller nimmt wahr, daß das DRQ2-Signal
- eingefügt ist. Der DMA-Controller stellt sicher,
+ eingefügt ist. Der DMA-Controller stellt sicher,
daß der DMA-Kanal 2 programmiert und unmaskiert
(freigegeben) ist. Der DMA-Controller stellt gleichzeitig
sicher, daß keiner der anderen DMA-Kanäle aktiv ist
@@ -101,7 +101,7 @@
<para>Die CPU erkennt das HRQ-Signal und führt die
momentane Instruktion komplett aus. Sobald die CPU den Bus
- freigeben kann, wird er dies tun. Nun sind alle normalerweise
+ freigeben kann, wird er dies tun. Nun sind alle normalerweise
von der CPU erzeugten Signale (-MEMR, -MEMW, -IOR, -IOW und
ein paar andere) in einer Situation mit drei Zuständen
(entweder hoch oder niedrig) und die CPU teilt dem
@@ -153,13 +153,13 @@
Adress-Signale mit drei Zuständen.</para>
<para>Abschliessend setzt der DMA-Controller wieder das
- HRQ-Signal. Die CPU registriert dies und setzt wieder das
+ HRQ-Signal. Die CPU registriert dies und setzt wieder das
HOLDA-Signal. Die CPU aktiviert nun ihre -MEMR, -MEMW, -IOR,
-IOW und Adress-Linien und fährt mit der Abarbeitung von
Instruktionen und dem Zugriff auf Hauptspeicher und Peripherie
fort.</para>
- <para>Für eine typischen Sektor einer Diskette wird der
+ <para>Für einen typischen Sektor einer Diskette wird der
obige Prozess 512 Mal wiederholt, jeweils pro Byte. Nach dem
Transfer eines Byte wird jeweils der Zähler im
DMA-Controller vermindert, welcher anzeigt, wieviel Bytes noch
@@ -169,7 +169,7 @@
DMA-Controller das EOP-Signal ein, welches anzeigt, daß
der Zähler Null erreicht hat und keine weiteren Daten zu
übertragen sind, bis der DMA-Controller wieder durch die
- CPU programmiert wird. Dieses Ereignis bezeichnet man als
+ CPU programmiert wird. Dieses Ereignis bezeichnet man als
Terminal Count (TC). Es gibt nur ein EOP-Signal und da nur
jeweils ein DMA-Kanal gleichzeitig aktiv sein kann, muß
der aktive DMA-Kanal auch derjenige sein, welcher soeben seine
@@ -222,18 +222,18 @@
führte einen zusätzlichen, externen Signalspeicher
für jeden DMA-Kanal ein, welcher die oberen Bits einer
Adresse enthält, welche ausgelesen oder beschrieben
- werden muß. Immer wenn ein DMA-Controller aktiv ist,
+ werden muß. Immer wenn ein DMA-Controller aktiv ist,
wird der Inhalt dieses Signalspeichers zum Adress-Bus
hinzugeschrieben und dort festgehalten, bis die DMA-Operation
für diesen Kanal beendet ist. IBM nannte diese
zusätzlichen Signalspeicher <quote>Seitenregister</quote>
(Page Register).</para>
- <para>Für das obige Beispiel würde der DMA-Controller den 0x3456-Teil
- der Adresse auf den Bus setzen und das Seitenregister für den
- DMA-Kanal 2 würde 0x0012xxxx dem Bus hinzufügen. Zusammen formen
- beide Werte die komplette Speicheradresse, auf die zugegriffen
- werden soll.</para>
+ <para>Für das obige Beispiel würde der DMA-Controller den
+ 0x3456-Teil der Adresse auf den Bus setzen und das Seitenregister
+ für den DMA-Kanal 2 würde 0x0012xxxx dem Bus hinzufügen.
+ Zusammen formen beide Werte die komplette Speicheradresse, auf die
+ zugegriffen werden soll.</para>
<para>Da das Seitenregister unabhängig vom DMA-Chip ist,
weist der zu lesende oder zu beschreibende Speicherbereich
@@ -242,7 +242,7 @@
zugreift, dann wird der Controller nach dem Transfer das
Adress-Register erhöhen und auf das nächste Byte an
der Adresse 0x0000, nicht 0x10000, zugreifen. Dieses
- Zuzulassen ist sicher nicht beabsichtigt ist.</para>
+ Zuzulassen ist sicher nicht beabsichtigt.</para>
<note>
<para><quote>Physikalische</quote> 64K-Grenzen sollten nicht
@@ -256,8 +256,8 @@
<para>Um die Angelegenheit noch komplizierter zu machen weisen
die externen DMA Signalspeicher auf dem PC/AT nur 8 Bytes auf,
- also 8+16 = 24 Bits. Dies bedeutet, daß der
- DMA-COntroller nur auf Speicherbereiche innerhalb von 16
+ also 8+16 = 24 Bits. Dies bedeutet, daß der
+ DMA-Controller nur auf Speicherbereiche innerhalb von 16
Megabyte zeigen kann. Für neuere Rechner, die mehr als 16
Megabyte an Speicher aufweisen, kann der Standard
PC-kompatible DMA-Controller keine Speicherbereiche oberhalb
@@ -305,9 +305,9 @@
<para>Ein einziges Byte (oder Word) wird übertragen.
Der DMA-Controller muß für jedes
zusätzliche Byte den Bus freigeben bzw. neu
- besetzen. Dieser Modi wird normalerweise von
- Geräten benutzt, welche nicht einen gesammten Block
- von Daten auf einmal transferieren können. Das
+ besetzen. Dieser Modi wird normalerweise von
+ Geräten benutzt, welche nicht einen gesamten Block
+ von Daten auf einmal transferieren können. Das
Peripheriegerät wird den DMA-Controller jedesmal
anfordern, wenn es für einen weiteren Transfer
bereit ist.</para>
@@ -429,10 +429,10 @@
muß regelmässig aufgefrischt werden, damit
die gespeicherten Bits <quote>geladen</quote> gehalten
werden. Dynamisches Ram besteht aus Millionen
- Transistoren, die jedes ein Bit Daten enthalten. Die
+ Transistoren, die jedes ein Bit Daten enthalten. Die
Transistoren sind geladen, um <literal>1</literal>
darzustellen, oder entladen, um <literal>0</literal> zu
- repräsentieren. Da alle Transistoren Ladung
+ repräsentieren. Da alle Transistoren Ladung
abgeben, muß in regelmässigen Abständen
der Ladungsinhalt aufgefrischt werden durch
Wiederbeschreibung, um den Wert <literal>1</literal> zu
@@ -538,7 +538,7 @@
<para>Alle Systeme basierend auf dem IBM-PC und PC/AT weisen die
gleiche DMA-Hardware an identischen I/O-Ports auf. Die
- vollständige Liste ist unten aufgeführt. Dem
+ vollständige Liste ist unten aufgeführt. Dem
DMA-Controller #2 zugewiesene Ports sind nicht definiert auf
nicht-AT-Systemen.</para>
@@ -1053,7 +1053,7 @@
<para>Werden diese Leistungsmerkmale genutzt, dann sollte Code
hinzugefügt werden, der die gleiche Funktionalität
für Geräte aus den 16 Jahren PC-kompatibler
- Geräte vor diesem Chip zur Verfügung stellt. Aus
+ Geräte vor diesem Chip zur Verfügung stellt. Aus
Kompatibilitätsgründen müssen einige der
Register des 82374 programmiert werden
<emphasis>nach</emphasis> der Programmierung der
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Received on Tue 21 Aug 2007 - 01:43:07 CEST