© 1995-2008 by The FreeBSD Project. All rights reserved.URL: http://www.FreeBSD.de
jkois 2009-02-15 14:17:12 UTC
FreeBSD German Documentation Repository
Modified files:
books/developers-handbook/dma chapter.sgml
Log:
Deutsch.
Gefunden von: Fabian Ruch - fabianruch ett bsdgroup dott de
Revision Changes Path
1.11 +37 -37 de-docproj/books/developers-handbook/dma/chapter.sgml
Index: chapter.sgml
===================================================================
RCS file: /home/cvs/de-docproj/books/developers-handbook/dma/chapter.sgml,v
retrieving revision 1.10
retrieving revision 1.11
diff -u -I$FreeBSDde.*$ -r1.10 -r1.11
--- chapter.sgml 15 Feb 2009 08:35:32 -0000 1.10
+++ chapter.sgml 15 Feb 2009 14:17:12 -0000 1.11
@@ -33,7 +33,7 @@
<para>Die Art und Weise, in der die DMA-Funktion implementiert
ist, variiert zwischen den Rechnerarchitekturen. Daher
- beschränken wir uns im Folgenden ausschliesslich auf die
+ beschränken wir uns im Folgenden ausschließlich auf die
Methoden und Implementierungen auf IBM Personal Computer (PC),
dem IBM PC/AT und all seinen Nachfolgern und Nachbauten.</para>
@@ -74,7 +74,7 @@
<note>
<para>Der 8237 erlaubt es, dass zwei Kanäle verbunden
werden, um DMA-Operationen zwischen zwei Speicherbereichen in
- einem nicht-<quote>fly-by</quote>-Modus zu durchzuführen.
+ einem nicht-<quote>fly-by</quote>-Modus durchzuführen.
Aber niemand in der PC-Industrie benutzt diese begrenzte
Resource, da es schneller ist die Daten mittels der CPU
zwischen Speicherbereichen zu bewegen.</para> </note>
@@ -91,7 +91,7 @@
welche einen DMA-Transfer veranlassen und durchführen.
In diesem Beispiel hat der Diskettencontroller (floppy disk
controller, FDC) nur ein Byte zu lesen und verlangt vom
- DMA-Controller dieses Byte im Speicher an der Adresse
+ DMA-Controller dieses Byte im Speicher unter der Adresse
0x00123456 abzulegen. Der Prozess beginnt damit, dass der
FDC das DRQ2-Signal (die DRQ-Linie für DMA-Kanal 2)
setzt, um den DMA-Controller zu alarmieren.</para>
@@ -105,7 +105,7 @@
all diese Überprüfungen durchlaufen sind, fordert
der DMA-Controller die CPU auf, den Bus freizugeben, damit der
DMA-Controller ihn nutzen kann. Diese Anforderung erfolgt
- durch setzen des HRQ-Signals, welches zur CPU geht.</para>
+ durch Setzen des HRQ-Signals, welches zur CPU geht.</para>
<para>Die CPU erkennt das HRQ-Signal und führt den
aktuellen Befehl komplett aus. Sobald die CPU den Bus
@@ -118,7 +118,7 @@
<para>Abhängig vom Prozessor kann die CPU noch einige
zusätzliche Befehle ausführen ohne die Kontrolle des
- Bus, aber letztendlich muß sie warten, wenn sie Befehle
+ Bus, aber letztendlich muss sie warten, wenn sie Befehle
verarbeiten will, welche etwas aus dem Speicher lesen
müssen, was nicht im internen Prozessor-Cache oder der
Pipeline ist.</para>
@@ -131,7 +131,7 @@
<para>Der DMA-Controller verständigt nun das Gerät,
welches die Anforderung veranlasst hat, dass der Transfer
- beginnt. Dies geschieht durch setzen des Signals -DACK oder im
+ beginnt. Dies geschieht durch Setzen des Signals -DACK oder im
Fall des Diskettencontrollers durch -DACK2.</para>
<para>Der Floppy-Controller ist nun dafür verantwortlich
@@ -149,8 +149,8 @@
überträgt, wird der FDC nun das Signal DRQ2
deaktivieren und der DMA-Controller weiß, dass er
nicht länger benötigt wird. Der DMA-Controller setzt
- das -DACK2 -Signal wieder und der FDC registriert, dass
- er aufhören muß Daten an den Bus zu senden.</para>
+ das -DACK2-Signal wieder und der FDC registriert, dass
+ er aufhören muss Daten an den Bus zu senden.</para>
<para>Der DMA-Controller wird nun überprüfen, ob
andere DMA-Kanäle irgendwelche Arbeiten bereithalten.
@@ -179,7 +179,7 @@
übertragen sind, bis der DMA-Controller wieder durch die
CPU programmiert wird. Dieses Ereignis bezeichnet man als
Terminal Count (TC). Es gibt nur ein EOP-Signal und da nur
- jeweils ein DMA-Kanal gleichzeitig aktiv sein kann, muß
+ jeweils ein DMA-Kanal gleichzeitig aktiv sein kann, muss
der aktive DMA-Kanal auch derjenige sein, welcher soeben seine
Aufgabe beendet hat.</para>
@@ -201,10 +201,10 @@
<para>Es ist wichtig zu verstehen, dass obwohl die CPU
jedesmal den Bus an den DMA-Controller freigibt, wenn dieser
ihn anfordert, dieser Vorgang sowohl für das
- Betriebssystem als auch die Applikation unsichtbar ist ausser
- kleinen Änderungen im Zeitbedarf, des Prozessors beim
+ Betriebssystem als auch die Applikation unsichtbar ist - außer
+ bei kleinen Änderungen im Zeitbedarf des Prozessors beim
Ausführen von Befehlen, wenn der DMA-Controller aktiv
- ist. Folglich muß der Prozessor die
+ ist. Folglich muss der Prozessor die
Peripheriegeräte und die Register im DMA-Chip
ständig abfragen oder einen Interrupt von einem
Peripheriegerät empfangen, um sicher zu sein, dass
@@ -224,7 +224,7 @@
entschieden sowohl DMA als auch Interrupt-Controller
einzusetzen, welche für den 8085 entwickelt worden waren,
einen 8 Bit-Prozessor mit einem Adressraum von 16 Bit (64K).
- Da der IBM PC mehr als 64K unterstützte mußte etwas
+ Da der IBM PC mehr als 64K unterstützte, musste etwas
geschehen, damit der DMA-Controller Adressbereiche oberhalb
der 64K-Grenze auslesen und beschreiben konnte. IBM
führte einen zusätzlichen, externen Signalspeicher
@@ -261,8 +261,8 @@
imathematisch durch ein OR zusammengefügt.</para>
</note>
- <para>Um die Angelegenheit noch komplizierter zu machen weisen
- die externen DMA Signalspeicher auf dem PC/AT nur 8 Bytes auf,
+ <para>Um die Angelegenheit noch komplizierter zu machen, weisen
+ die externen DMA-Signalspeicher auf dem PC/AT nur 8 Bytes auf,
also 8+16 = 24 Bits. Dies bedeutet, dass der
DMA-Controller nur auf Speicherbereiche zwischen 0 und 16
Megabyte zeigen kann. Für neuere Rechner, die mehr als 16
@@ -311,7 +311,7 @@
<listitem>
<para>Ein einziges Byte (oder Wort) wird übertragen.
- Der DMA-Controller muß für jedes
+ Der DMA-Controller muss für jedes
zusätzliche Byte den Bus freigeben und neu
anfordern. Dieser Modus wird normalerweise von
Geräten benutzt, welche nicht einen gesamten Block
@@ -331,7 +331,7 @@
<listitem>
<para>Sobald der DMA-Controller den Bus übernommen
- hat wird ein ganzer Block von Daten übertragen bis
+ hat, wird ein ganzer Block von Daten übertragen bis
zu einem Maximum von 64K. Wenn das Peripheriegerät
zusätzliche Zeit benötigt, kann es das
READY-Signal setzen, um den Transfer kurzfristig zu
@@ -343,9 +343,9 @@
<para>Der Unterschied zwischen Block und Demand ist,
dass sobald ein Block-Transfer gestartet ist,
dieser solange läuft, bis der Transfer-Zähler
- Null erreicht. DRQ muß nur gesetzt werden, bis
+ Null erreicht. DRQ muss nur gesetzt werden, bis
-DACK gesetzt wird. Der Demand-Modus überträgt
- ein weiteres Byte bis DRQ gelöscht wird. An diesem
+ ein weiteres Byte, bis DRQ gelöscht wird. An diesem
Punkt unterbricht der DMA-Controller die
Übertragung und gibt den Bus wieder an die CPU
zurück. Wenn DRQ wieder eingesetzt wird geht der
@@ -424,23 +424,23 @@
</note>
<para>Wenn ein Peripheriegerät Bus Mastering
- durchführt ist es wichtig, dass es konstant
+ durchführt, ist es wichtig, dass es konstant
Daten vom oder zum Speicher überträgt, solange
es die Kontrolle über den Bus hält. Falls das
- Peripheriegerät dies nicht kann muß es den
+ Peripheriegerät dies nicht kann, muss es den
Bus häufig freigeben, damit das System
Auffrischungsoperationen am Hauptspeicher vornehmen
kann.</para>
<para>Das dynamische RAM als Hauptspeicher in allen PCs
- muß regelmässig aufgefrischt werden, damit
+ muss regelmäßig aufgefrischt werden, damit
die gespeicherten Bits <quote>geladen</quote> gehalten
- werden. Dynamisches Ram besteht aus Millionen
+ werden. Dynamisches Ram besteht aus Millionen von
Transistoren, die jedes ein Bit Daten enthalten. Die
Transistoren sind geladen, um <literal>1</literal>
darzustellen, oder entladen, um <literal>0</literal> zu
repräsentieren. Da alle Transistoren Ladung
- abgeben, muß in regelmässigen Abständen
+ abgeben, muss in regelmäßigen Abständen
der Ladungsinhalt aufgefrischt werden durch
Wiederbeschreibung, um den Wert <literal>1</literal> zu
erhalten. Die RAM-Chips übernehmen diese Aufgabe
@@ -475,7 +475,7 @@
Aber wenn der DMA-Übertragungszähler Null
erreicht hat, dann werden die Zähler und Adressen
wieder auf den Wert zurückgesetzt, den sie
- aufweisen, als der DMA-Kanal ursprünglich
+ aufwiesen, als der DMA-Kanal ursprünglich
programmiert wurde. Das bedeutet, dass
Transfers zugelassen werden, solange das
Peripheriegerät sie anfordert. Es ist Aufgabe der
@@ -511,24 +511,24 @@
obwohl noch nicht alle Parameter geladen oder aktualisiert
wurden.</para>
- <para>Nach der Maskierung muß der Host die Richtung des
+ <para>Nach der Maskierung muss der Host die Richtung des
Transfers festlegen (Speicher-zu-I/O oder I/O-zu-Speicher),
welcher DMA-Modus für den Transfer genutzt wird (Single,
- Block, Demand, Cascade, etc) und schliesslich werden die
+ Block, Demand, Cascade, etc.) und schließlich werden die
Adresse und die Länge des Transfers geladen. Die
Länge ist um 1 kleiner als die durch den DMA-Controller
zu übertragende. Das LSB und das MSB der Adresse und der
Länge werden auf den gleichen 8 Bit I/O-Port geschrieben,
- also muß zunächst ein anderer Port geschrieben
+ also muss zunächst ein anderer Port geschrieben
----------------------------------------------
Diff block truncated. (Max lines = 200)
----------------------------------------------
To Unsubscribe: send mail to majordomo(at)de.FreeBSD.org
with "unsubscribe de-cvs-doc" in the body of the message
Received on Sun 15 Feb 2009 - 15:19:31 CET